あいかわらず仕事がヒマヒマなので、XilinxのFPGA評価ボードでVHDLの勉強などをしてます。Verilogは昔ちょこっとやったことがありますが、VHDLははじめてです。長らくハードの設計やってなかったというのもあって、最初かなり手間取りました。
VHDLはVerilogに比べて書く量が多いのでめんどくさいですね。同じ回路を書くのにVerilogより何割増しかの記述量になっちゃいます。そのぶん記述が厳密なので、うちの会社のハード屋さんは主にVHDLを使ってます。Verilogのほうが、文法がC言語に似てるのでとっつきやすいし、簡潔な記述ができるので僕は好きなんですけどね。
VHDL対Verilogは、プログラミング言語でいうならPascal対C言語に似てるような気がします。厳密な記述のVHDLに対して、良くも悪くも簡潔に記述できちゃうVerilog。ただ、いまいち実務ではマイナーなPascalと違って、VHDLはVerilogと並ぶ２大ハードウェア記述言語ですが。
